آموزش طراحی مدارهای منطقی با زبان Verilog – پیش ثبت نام

دسترسی به اطلاعات این آموزش: اطلاعات کلی محتوا و سرفصل ها پیش نمایش و دانلود اطلاعات تکمیلی دیدگاه ها

درباره ناشر

فرادرس
فرادرس

فرادرس بزرگ‌ترین ناشر دیجیتال آموزش‌های تخصصی، دانشگاهی و مهندسی است.

درباره مدرس

گروه مدرسین فرادرس
گروه مدرسین فرادرس

فرادرس از جهت فرصت آموختن، یک محیط کاملا باز (بدون هیچ مرز و شرط برای ورود) برای همه است. اما از جهت فرصت آموزش دادن، یک محیط به شدت بسته است و مدرسین آن با عبور از سخت ترین ضوابط علمی و فیلترهای مهارت آموزشی برگزیده و دستچین می شوند. در چندین سال گذشته کمتر از 5 درصد متقاضیان تدریس در فرادرس توانسته اند به مرحله نهایی ارائه آموزش در آن برسند. ارائه یک آموزش توسط «گروه مدرسین فرادرس» تضمینی برای کیفیت آن می باشد. (+)



در این آموزش یکی از زبان های توصیف سخت افزار یعنی Verilog برای توصیف مدارهای منطقی مختلف معرفی می شود. بعد از معرفی انواع توصیف ها در زبان Verilog و کلیات این زبان، نحوه توصیف مدارهای منطقی در سطوح ترانزیستور، گیت و ماژول بحث خواهد شد. در این آموزش توصیف مدارهای ترکیبی و ترتیبی بسیاری به همراه برنامه تست برخی از آن ها به زبان Verilog آمده است. به فراخور موضوع سعی شده است دستورهای مختلف این زبان و کاربرد آن ها در توصیف مدارها ذکر شود. در دو فصل مجزا نکاتی در مورد توصیف مدارهای ترکیبی و ترتیبی برای پرهیز از اشتباهات احتمالی بحث شده است. در پایان مدارهای منطقی پیشرفته تری از جمله ALU با زبان Verilog توصیف شده اند.

👤 مدرس: گروه مدرسین فرادرس
روش دریافت: لینک دانلود و/یا ارسال فیزیکی

وضعیت انتشار در حال ضبط
زمان تقریبی انتشار ۴ تا ۱۲ هفته

درخواست اطلاع رسانی انتشار این آموزش

این آموزش در حال ضبط است و به زودی در فرادرس ارائه عمومی آن آغاز خواهد شد. شما می توانید با وارد کردن ایمیل خود، در اولین زمان، از انتشار نهایی این آموزش مطلع شوید.

مزایای درخواست اطلاع رسانی انتشار:

  • مطلع شدن از انتشار آموزش در اولین زمان پس از انتشار
  • دادن بیشترین اولویت انتشار به آموزش های مورد نظر خود (آموزش های با بیشترین پیش ثبت نام، با اولویت بیشتری منتشر می شوند)
  • دریافت تخفیف ویژه به هنگام انتشار، مختص افرادی که درخواست اطلاع رسانی در یک آموزش داشته اند.




    توضیحات

    قرن فعلی عصر تراشه های پرسرعت و مینیاتوری است. رشد تدریجی تکنولوژی نیمه هادی ها از سال ۱۹۹۰ چشم اندازهای جدیدی در مقابل طراحان مدارهای ASIC گشوده است. در صنعت امروزه طراحان زمان زیادی برای رسم طرح شماتیک به منظور طراحی مدارهای منطقی صرف نمی کنند. ابزارهای EDA با استفاده از زبان های توصیف سخت افزار (HDL) مانند Verilog و VHDL به طراحان کمک می کنند تا مدارات ASIC پیچیده را در زمان کمتری نسبت به گذشته طراحی کنند. ابزارهای سنتز قادر هستند تا برنامه HDL یک مدار را به ساختار منطقی معادل تبدیل کنند. این ابزارها به کارایی تیم طراحی نیز کمک می کنند. لذا اولین قدم یادگیری زبان های HDL برای توصیف مدارهای منطقی است.

    در این آموزش یکی از زبان های توصیف سخت افزار یعنی Verilog برای توصیف مدارهای منطقی مختلف معرفی می شود. بعد از معرفی انواع توصیف ها در زبان Verilog و کلیات این زبان، نحوه توصیف مدارهای منطقی در سطوح ترانزیستور، گیت و ماژول بحث خواهد شد. در این آموزش توصیف مدارهای ترکیبی و ترتیبی بسیاری به همراه برنامه تست برخی از آن ها به زبان Verilog آمده است. به فراخور موضوع سعی شده است دستورهای مختلف این زبان و کاربرد آن ها در توصیف مدارها ذکر شود. در دو فصل مجزا نکاتی در مورد توصیف مدارهای ترکیبی و ترتیبی برای پرهیز از اشتباهات احتمالی بحث شده است. در پایان مدارهای منطقی پیشرفته تری از جمله ALU با زبان Verilog توصیف شده اند.

    فراگیری مطالب این آموزش به فهم بهتر مطالب درس های مدار منطقی و مدار منطقی پیشرفته (رشته های برق و کامپیوتر) کمک می کند و دانشجویان را در یادگیری زبان VHDL نیز یاری خواهد کرد. با یادگیری زبان های HDL و نرم افزارهای شبیه ساز می توان مدارها و سیستم های منطقی پیچیده تر را روی تراشه های FPGA پیاده سازی کرد.

     

    فهرست سرفصل ها و رئوس مطالب مطرح شده در این مجموعه آموزشی، در ادامه آمده است:
    • درس یکم: مقدمه ای بر سطوح طراحی و کلیات زبان Verilog
      • خلاصه سازی سطوح طراحی منطقی
      • سطوح مختلف طراحی مدارات مجتمع
      •  زبان Verilog
        • ساختار کلی یک برنامه به زبان Verilog
        • ساختار کلی یک برنامه ی تست (Testbench)
      • انواع روش های توصیف به زبان Verilog
      • کلیات زبان Verilog
    • درس دوم: طراحی در سطح ترانزیستور (سطح سوئیچ) با Verilog
      • عملکرد ترانزیستورها در منطق CMOS به عنوان سوئیچ
      • آنالیز گیت های پایه در منطق CMOS
      • طراحی مدارهای منطقی در منطق CMOS
      • توصیف سطح ترانزیستور (سطح سوئیچ) با Verilog
      • گیت های انتقال (TG) و توصیف آن ها با Verilog
    • درس سوم: طراحی مدارهای ترکیبی با Verilog
      • مقدمه ای بر منطق ترکیبی
      • توصیف گیت های منطقی با Verilog
      • توصیف مدارهای ترکیبی با Verilog
      • تأخیر گیت و مدارهای ترکیبی
      • گلیچ و هازارد
      • توصیف مدارهای محاسباتی (جمع کننده ها و تفریق کننده ها) با Verilog
      • توصیف مقایسه کننده با Verilog
      • توصیف مبدل کد با Verilog
      • مقدمه ای بر توصیف RTL
      • دستورهای if-else و case
      • توصیف ساختاری و RTL مالتی پلکسرها
      • توصیف ساختاری و RTL دیکدرها
      • توصیف ساختاری و RTL انکدرها
    • درس چهارم: نکاتی در طراحی مدارهای ترکیبی با Verilog
      • استفاده از تخصیص بلاکینگ (Blocking Assignment)
      • لیست حساسیت (Sensitivity List)
      • تخصیص همزمان و ترتیبی
      • حلقه های ترکیبی در طراحی
      • لچ های غیر عمد در طراحی
      • استفاده از دستورهای if-else و case
      • حذف عبارت “default” در دستور case
      • حذف عبارت “else” در دستور if-else
      • تساوی منطقی در مقابل تساوی موردی
    • درس پنجم: طراحی مدارهای ترتیبی با Verilog
      • لچ D
      • فلیپ فلاپ D
      • دیگر فلیپ فلاپ ها
      • رجیسترها (ثبات ها)
      • شمارنده ها
      • زمان بندی (Timing) و ارزیابی عملکرد
      • طراحی شمارنده آسنکرون
      • طراحی ماژول های حافظه
      • ماشین های حالت محدود (FSM)
      • مدل های میلی و مور
      •  توصیف مبدل سطح به پالس
      • روش های کدگذاری FSM
      • توصیف آشکارسازهای دنباله با FSM
      • بهبود عملکرد طراحی با FSM
    • درس ششم: نکاتی در طراحی مدارهای ترتیبی با Verilog
      • استفاده از تخصیص بلاکینگ (Blocking Assignment)
      • استفاده از تخصیص غیر بلاکینگ (Nonblocking Assignment)
      • مقایسه ی لچ و فلیپ فلاپ
      • استفاده از reset سنکرون و آسنکرون
      • کلاک های داخلی
      • طراحی با تکنیک پایپ لاین
    • درس هفتم: طراحی های پیشرفته با Verilog
      • طراحی و توصیف یک ALU
      • Function ها و Task ها
      • مولد و آشکارساز توازن
      • شیفت دهنده برل (Barrel shifter)

     

    مفید برای رشته های
    • مهندسی برق
    • مهندسی کامپیوتر


    اطلاعات تکمیلی

    نام آموزش آموزش طراحی مدارهای منطقی با زبان Verilog – پیش ثبت نام
    ناشر فرادرس
    کد آموزش FVEE96051
    زبان فارسی
    نوع آموزش آموزش ویدئویی     (کیفیت HD - مورد تایید فنی فرادرس)
    تعداد DVD یک عدد (در صورت دریافت غیر آنلاین)



    مطالب مرتبط


    دیدگاه ها

    نظر شما در مورد این فرادرس چیست؟

    امتیاز شما به این آموزش:

    *




درخواست اطلاع رسانی انتشار این آموزش

این آموزش در حال ضبط است و به زودی در فرادرس ارائه عمومی آن آغاز خواهد شد. شما می توانید با وارد کردن ایمیل خود، در اولین زمان، از انتشار نهایی این آموزش مطلع شوید.

مزایای درخواست اطلاع رسانی انتشار:

  • مطلع شدن از انتشار آموزش در اولین زمان پس از انتشار
  • دادن بیشترین اولویت انتشار به آموزش های مورد نظر خود (آموزش های با بیشترین پیش ثبت نام، با اولویت بیشتری منتشر می شوند)
  • دریافت تخفیف ویژه به هنگام انتشار، مختص افرادی که درخواست اطلاع رسانی در یک آموزش داشته اند.



برچسب‌ها: , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , ,




فرادرس در رسانه ها و جشنواره ها

روزنامه ایرانیان مرکز توسعه فناوری اطلاعات و رسانه های دیجیتال روز آفرین نت استارت کنفرانس مهندسی برق ایران جشنواره وب ایران

عضویت در خبرنامه فرادرس

برای دریافت اخبار مربوط به آخرین فرادرس های منتشر شده، ایمیل خود را در کادر زیر وارد نمایید.


تمامی محصولات و خدمات این وبسایت، حسب مورد دارای مجوزهای لازم از مراجع مربوطه می‌باشند و فعالیت‌های این سایت تابع قوانین و مقررات جمهوری اسلامی ایران است.
فرادرس مجوز نشر دیجیتال از وزرات فرهنگ و ارشاد اسلامی پرداخت آنلاین -  بانک ملت پرداخت آنلاین - بانک پارسیان پرداخت آنلاین - بانک اقتصاد نوین پرداخت آنلاین - بانک سامان