×
زمان تقریبی انتشار: ۴ تا ۱۲ هفته

آموزش طراحی مدارهای منطقی با زبان Verilog - پیش ثبت نام

آموزش طراحی مدارهای منطقی با زبان Verilog - پیش ثبت نام

درخواست اطلاع رسانی انتشار این آموزش
وضعیت انتشار: در حال برنامه ریزی
زمان تقریبی انتشار: بر حسب تعداد درخواست های دانشجویان و اولویت زمانی و آموزشی اعضای هیات علمی فرادرس، انتشار این آموزش در واحد نشر فرادرس اولویت سنجی می شود. انتشار یک آموزش پس از شروع به ضبط معمولا ۴ تا ۱۲ هفته زمان می برد.
این آموزش در حال برنامه ریزی برای ارائه در فرادرس است و انتشار سریع تر آن، بستگی به تعداد متقاضیان این آموزش دارد. چنانچه شما نیز تمایل به انتشار سریع این آموزش دارید در این آموزش پیش ثبت نام نمایید.
آموزش طراحی مدارهای منطقی با زبان Verilog - پیش ثبت نام

در این آموزش یکی از زبان های توصیف سخت افزار یعنی Verilog برای توصیف مدارهای منطقی مختلف معرفی می شود. بعد از معرفی انواع توصیف ها در زبان Verilog و کلیات این زبان، نحوه توصیف مدارهای منطقی در سطوح ترانزیستور، گیت و ماژول بحث خواهد شد. در این آموزش توصیف مدارهای ترکیبی و ترتیبی بسیاری به همراه برنامه تست برخی از آن ها به زبان Verilog آمده است. به فراخور موضوع سعی شده است دستورهای مختلف این زبان و کاربرد آن ها در توصیف مدارها ذکر شود. در دو فصل مجزا نکاتی در مورد توصیف مدارهای ترکیبی و ترتیبی برای پرهیز از اشتباهات احتمالی بحث شده است. در پایان مدارهای منطقی پیشرفته تری از جمله ALU با زبان Verilog توصیف شده اند.

آموزش طراحی مدارهای منطقی با زبان Verilog - پیش ثبت نام

درخواست اطلاع رسانی انتشار این آموزش
وضعیت انتشار: در حال برنامه ریزی
زمان تقریبی انتشار: بر حسب تعداد درخواست های دانشجویان و اولویت زمانی و آموزشی اعضای هیات علمی فرادرس، انتشار این آموزش در واحد نشر فرادرس اولویت سنجی می شود. انتشار یک آموزش پس از شروع به ضبط معمولا ۴ تا ۱۲ هفته زمان می برد.
این آموزش در حال برنامه ریزی برای ارائه در فرادرس است و انتشار سریع تر آن، بستگی به تعداد متقاضیان این آموزش دارد. چنانچه شما نیز تمایل به انتشار سریع این آموزش دارید در این آموزش پیش ثبت نام نمایید.

فرادرس از جهت فرصت آموختن، یک محیط کاملا باز (بدون هیچ مرز و شرط برای ورود) برای همه است. اما از جهت فرصت آموزش دادن، یک محیط به شدت بسته است و مدرسین آن با عبور از سخت ترین ضوابط علمی و فیلترهای مهارت آموزشی برگزیده و دستچین می شوند. در چندین سال گذشته کمتر از 5 درصد متقاضیان تدریس در فرادرس توانسته اند به مرحله نهایی ارائه آموزش در آن برسند. ارائه یک آموزش توسط «گروه مدرسین فرادرس» تضمینی برای کیفیت آن می باشد.

توضیحات تکمیلی

قرن فعلی عصر تراشه های پرسرعت و مینیاتوری است. رشد تدریجی تکنولوژی نیمه هادی ها از سال ۱۹۹۰ چشم اندازهای جدیدی در مقابل طراحان مدارهای ASIC گشوده است. در صنعت امروزه طراحان زمان زیادی برای رسم طرح شماتیک به منظور طراحی مدارهای منطقی صرف نمی کنند. ابزارهای EDA با استفاده از زبان های توصیف سخت افزار (HDL) مانند Verilog و VHDL به طراحان کمک می کنند تا مدارات ASIC پیچیده را در زمان کمتری نسبت به گذشته طراحی کنند. ابزارهای سنتز قادر هستند تا برنامه HDL یک مدار را به ساختار منطقی معادل تبدیل کنند. این ابزارها به کارایی تیم طراحی نیز کمک می کنند. لذا اولین قدم یادگیری زبان های HDL برای توصیف مدارهای منطقی است.

در این آموزش یکی از زبان های توصیف سخت افزار یعنی Verilog برای توصیف مدارهای منطقی مختلف معرفی می شود. بعد از معرفی انواع توصیف ها در زبان Verilog و کلیات این زبان، نحوه توصیف مدارهای منطقی در سطوح ترانزیستور، گیت و ماژول بحث خواهد شد. در این آموزش توصیف مدارهای ترکیبی و ترتیبی بسیاری به همراه برنامه تست برخی از آن ها به زبان Verilog آمده است. به فراخور موضوع سعی شده است دستورهای مختلف این زبان و کاربرد آن ها در توصیف مدارها ذکر شود. در دو فصل مجزا نکاتی در مورد توصیف مدارهای ترکیبی و ترتیبی برای پرهیز از اشتباهات احتمالی بحث شده است. در پایان مدارهای منطقی پیشرفته تری از جمله ALU با زبان Verilog توصیف شده اند.

فراگیری مطالب این آموزش به فهم بهتر مطالب درس های مدار منطقی و مدار منطقی پیشرفته (رشته های برق و کامپیوتر) کمک می کند و دانشجویان را در یادگیری زبان VHDL نیز یاری خواهد کرد. با یادگیری زبان های HDL و نرم افزارهای شبیه ساز می توان مدارها و سیستم های منطقی پیچیده تر را روی تراشه های FPGA پیاده سازی کرد.

 
فهرست سرفصل‌ها و رئوس مطالب مطرح شده در اين مجموعه آموزشی، در ادامه آمده است:
  • درس یکم: مقدمه ای بر سطوح طراحی و کلیات زبان Verilog
    • خلاصه سازی سطوح طراحی منطقی
    • سطوح مختلف طراحی مدارات مجتمع
    •  زبان Verilog
      • ساختار کلی یک برنامه به زبان Verilog
      • ساختار کلی یک برنامه ی تست (Testbench)
    • انواع روش های توصیف به زبان Verilog
    • کلیات زبان Verilog
  • درس دوم: طراحی در سطح ترانزیستور (سطح سوئیچ) با Verilog
    • عملکرد ترانزیستورها در منطق CMOS به عنوان سوئیچ
    • آنالیز گیت های پایه در منطق CMOS
    • طراحی مدارهای منطقی در منطق CMOS
    • توصیف سطح ترانزیستور (سطح سوئیچ) با Verilog
    • گیت های انتقال (TG) و توصیف آن ها با Verilog
  • درس سوم: طراحی مدارهای ترکیبی با Verilog
    • مقدمه ای بر منطق ترکیبی
    • توصیف گیت های منطقی با Verilog
    • توصیف مدارهای ترکیبی با Verilog
    • تأخیر گیت و مدارهای ترکیبی
    • گلیچ و هازارد
    • توصیف مدارهای محاسباتی (جمع کننده ها و تفریق کننده ها) با Verilog
    • توصیف مقایسه کننده با Verilog
    • توصیف مبدل کد با Verilog
    • مقدمه ای بر توصیف RTL
    • دستورهای if-else و case
    • توصیف ساختاری و RTL مالتی پلکسرها
    • توصیف ساختاری و RTL دیکدرها
    • توصیف ساختاری و RTL انکدرها
  • درس چهارم: نکاتی در طراحی مدارهای ترکیبی با Verilog
    • استفاده از تخصیص بلاکینگ (Blocking Assignment)
    • لیست حساسیت (Sensitivity List)
    • تخصیص همزمان و ترتیبی
    • حلقه های ترکیبی در طراحی
    • لچ های غیر عمد در طراحی
    • استفاده از دستورهای if-else و case
    • حذف عبارت "default" در دستور case
    • حذف عبارت "else" در دستور if-else
    • تساوی منطقی در مقابل تساوی موردی
  • درس پنجم: طراحی مدارهای ترتیبی با Verilog
    • لچ D
    • فلیپ فلاپ D
    • دیگر فلیپ فلاپ ها
    • رجیسترها (ثبات ها)
    • شمارنده ها
    • زمان بندی (Timing) و ارزیابی عملکرد
    • طراحی شمارنده آسنکرون
    • طراحی ماژول های حافظه
    • ماشین های حالت محدود (FSM)
    • مدل های میلی و مور
    •  توصیف مبدل سطح به پالس
    • روش های کدگذاری FSM
    • توصیف آشکارسازهای دنباله با FSM
    • بهبود عملکرد طراحی با FSM
  • درس ششم: نکاتی در طراحی مدارهای ترتیبی با Verilog
    • استفاده از تخصیص بلاکینگ (Blocking Assignment)
    • استفاده از تخصیص غیر بلاکینگ (Nonblocking Assignment)
    • مقایسه ی لچ و فلیپ فلاپ
    • استفاده از reset سنکرون و آسنکرون
    • کلاک های داخلی
    • طراحی با تکنیک پایپ لاین
  • درس هفتم: طراحی های پیشرفته با Verilog
    • طراحی و توصیف یک ALU
    • Function ها و Task ها
    • مولد و آشکارساز توازن
    • شیفت دهنده برل (Barrel shifter)
 
مفید برای
  • مهندسی برق
  • مهندسی کامپیوتر


اطلاعات تکمیلی

نام آموزش آموزش طراحی مدارهای منطقی با زبان Verilog - پیش ثبت نام
ناشر فرادرس
کد آموزش FVEE96051
زبان فارسی
نوع آموزش آموزش ویدئویی (نمایش آنلاین + دانلود)



آموزش‌های پیشنهادی برای شما

نظرات

آرش
آرش
منتشر شود
pymf
pymf
لطفا زودتر منتشر کنید ...
مجید زنجانی
مجید زنجانی
سلام. لطفا این دوره رو زودتر آماده کنید. من که لحظه شماری میکنم
مهیار
مهیار
سلام آموزشی به شدت مورد نیاز دانشجویان مهندسی برق و کامپیوتر است. لطفا هر چه سریعتر منتشر کنید این بسته رو.ممنون
بهار
بهار
باسلام. لطفا هرچه سریعتر این آموزش رو منتشر کنید.
mostafa
mostafa
ba salam.
Doreye besyar khoobi hast vali moteasefane hanooz Amade nist va man niyaze shadidbe yadgiriye in mabahes daram.agar emkanesh faraham beshe ke har che sari tar dar dastres gharar begirad,besyar rah gosha khahad bood
سید مجید حسینی
سید مجید حسینی
با سلام
لطفا هر چه سریعتر این آموزش را منتشر کیند با تشکر
محمدرضا
محمدرضا
با سلام
لطفا آن را هر چه سریعتر منتشر کنید.
مهدی
مهدی
سر فصل ها عالیست و نیاز مبرمی به ان به خصوص برای دانشجویان برق و کامپیوتر به ان احساس می شود و بنده به شخصه برای نشر ان لحظه شماری میکنم
مهدی
مهدی
نیاز شدیدی برای این اموزش برای بچه های برق و کامپیوتر احساس میشه
برچسب‌ها:
ALU | Barrel Shifter | Blocking Assignment | Circuits Design | FSM | function | Logical circuits | Nonblocking Assignment | reset آسنکرون | reset سنکرون | RTL | RTL انکدرها | RTL دیکدرها | RTL مالتی پلکسرها | Sensitivity List | Task | Testbench | TG | timing | Verilog | آشکارسازهای دنباله با FSM | آموزش وری لاگ | آموزش وریلاگ | استفاده از تخصیص بلاکینگ | با Verilog | بهبود عملکرد طراحی با FSM | تاخیر گیت | تخصیص بلاکینگ | تخصیص غیر بلاکینگ | تخصیص همزمان و ترتیبی | تساوی منطقی | تفریق کننده | تفریق کننده ها با Verilog | تکنیک پایپ لاین | توصیف ساختاری | توصیف مبدل سطح به پالس | ثبات | جمع کننده | جمع کننده ها با Verilog | حلقه های ترکیبی | دستور case | دستور ifelse | رجیستر | روش کدگذاری FSM | زبان Verilog | زمان بندی | سطح سوئیچ | سطوح طراحی منطقی | شمارنده | شمارنده آسنکرون | شیف دهنده بّرِل | طراحی با Verilog | طراحی در سطح ترانزیستور | طراحی در سطح سوئیچ | طراحی مدار منطقی | طراحی مدارات مجتمع | طراحی مدارهای ترکیبی | طراحی مدارهای منطقی | طراحی منطقی | فلیپ فلاپ | فلیپ فلاپ D | کدگذاری FSM | کلاک داخلی | کلیات زبان Verilog | گلیچ | گلیچ و هازارد | گیت انتقال | گیت پایه در منطق CMOS | گیت های منطقی | لچ D | لچ های غیرعمد | لیست حساسیت | ماژول حافظه | ماشین حالت محدود | مبدل کد | مدارات مجتمع | مدارهای ترکیبی | مدارهای محاسباتی | مدل های میلی و مور | مقایسه کننده با Verilog | مقایسه لچ و فلیپ فلاپ | منطق CMOS | منطق ترکیبی | مولد و آشکارساز توازن | هازارد | وریلاگ | وریلوگ
مشاهده بیشتر مشاهده کمتر
×
فهرست جلسات ۰ جلسه ویدئویی
×